后纳米晶体管时期到来？这也是“耗尽化学元素表”的战事

伴随着集成ic制程演变更加艰辛，晶体管缩微正遭遇物理学極限的吊顶天花板。但英特尔、东京电子等集成ic供应链管理大佬已将制程路线地图推动到埃米一级（1Å=0.1nm=10^-10m），乃至方案在分子等级上搭建新的晶体管。

近年来，tsmc、英特尔、三星等半导体材料大佬都是在晶体管结构和二维半导体材料行业公布了超重量级的科研成果，谁也不想落伍敌人一步。tsmc在5月份刚公布用半金属铋处理二维半导体材料高电阻器问题的科学研究，英特尔就在刚完成的IEEE国际性电子元器件大会（InternationalElectronDevicesMeeting，IEDM）上公布了根据此外二种半金属材料的二维半导体材料科学研究。

除此之外，英特尔、三星和IBM也在IEDM这一顶尖半导体材料、电子论坛上刊登了新的晶体管研究成果。伴随着集成ic制程的持续演变，谁可以先敌人一步完成晶体管缩微，谁就能把握将来集成ic甚至尖端科技的主导权，这一场市场竞争乃至很有可能打算哪位未来十年的集成ic主宰。

芯物品将根据2021年全新的晶体管结构和二维半导体材料研究成果，揭露在埃米等级的晶体管结构，展现这一场凝结人们技术性结晶体的市场竞争。

01从平面图到立体式，英特尔完成，55nm栅压间隔自指向3D晶体管

晶体管做为集成ic中最主要的模块，其结构创新一直是集成ic制程演变的主要方位。做为先前的集成ic主宰，英特尔一直在探寻全新的集成ic制程。

在英特尔內部，有一个名叫英特尔部件设计的单位致力于前端产品研发，该精英团队称之为“英特尔技术性研发部中的分析精英团队”，也是在今年在IEDM大会上英特尔毕业论文的创作者。

2021年IEDM英特尔在硅基3D堆叠的RibbonFET晶体管结构和依次堆叠的CFET晶体管结构上面获得了研究成果，为了更好地便于了解，英特尔得出了一个较为具体的演变全过程。

自2011年FinFET结构被发布至今，晶体管结构就从平面图慢慢迈向了3维，这也是领域中广泛采取的一种计划方案。

▲传统式的平面图晶体管结构（左）和FinFET晶体管结构（右）（图片出处：英特尔）

2021年7月，英特尔发布了自个的RibbonFET晶体管结构及其新的制程取名计划方案。RibbonFET是英特尔对GateAllAround（GAA，全围绕栅压）晶体管的完成，方案被用以英特尔20A连接点上。

▲RibbonFET晶体管结构（图片出处：英特尔）

尽管2021年英特尔才宣布推送了RibbonFET晶体管结构，但实际上英特尔早就逐渐探寻和科学研究将PMOS和NMOS两方面竖直堆叠的晶体管结构，这类结构使晶体管总面积变小了一半。

一般来说，完成3D堆叠的形式有二种。一种是依次（sequential），即先把下边一层搞好，在做上一层完成堆叠结构；第二种是自指向（Self-aligned），可以立即在一片圆晶上与此同时开展双层晶体管的生产制造。

自指向对比依次方式，其完成难度系数更高一些、工艺流程更为繁杂，可是运用这类方式大规模生产的晶体管生产制造时间和费用更低。

早在2019年，英特尔就公布了一篇将硅基PMOS堆叠在氮化镓NMOS的科学研究。与此同时，英特尔还发布了一种将锗基（Ge）RibbonFETPMOS依次堆叠在了硅基FinFETNOMS上的CFET（相辅相成场效晶体管）结构。

▲英特尔2019年公布的二种晶体管结构（图片出处：英特尔）

2020年，英特尔完成了3D堆叠的multi-RibbonFET硅晶体管，并且这也是选用了自指向的加工工艺，这意味着英特尔无需依次制做左右一部分开展封装形式，反而是与此同时堆叠生产制造左右晶体管，降低了制做工艺流程、時间和成本费。

▲选用自指向技术性的3D堆叠multi-RibbonFET硅晶体管（图片出处：英特尔）

2021年的IEDM上，英特尔再度发布了相关硅基3D堆叠的RibbonFET晶体管结构和依次堆叠的CFET晶体管结构科学研究。在其中，英特尔依次完成的CFET晶体管做到了“刷新纪录”的特性，而自指向multi-RibbonFET硅晶体管完成了55nm的栅压间隔。

英特尔称，这类3D堆叠完成了30%-50%的总面积提高。英特尔生产制造、供应链管理和运营集团公司副首席战略官战略规划部联席会议经理卢东晖曾感叹，为了更好地完成晶体管缩微，每个企业真是耗尽了化学元素表上的原素，许多新型材料就连自身那样的材料科学博士研究生都没有了解过。

▲英特尔各自用依次和自指向完成的工艺提升（图片出处：英特尔）

02东京电子路线地图直取0.7nm，IBM、三星协同公布新晶体管结构

除开英特尔，tsmc、三星、IMEC（丹麦电子光学研究所）、IBM等生产商和科研院所都是在产品研发新的晶体管结构。

2017年，IMEC初次公布明确提出Forksheet元器件结构用于缩微SRAM，2019年IMEC又将这一元器件结构用在逻辑性集成ic标准单元中。模拟仿真数据显示，Forksheet已比传统式纳米技术片有10%的速率收获。

依据东京电子2021年10月公布的逻辑性集成ic路线地图看来，这类Forksheet元器件结构将用以1.4nm连接点上，其集成ic相对密度将是2nm的1.65倍。

▲东京电子从FinFET到第二代CFET的逻辑性集成ic路线地图（图片出处：东京电子）

2021年的IEDM大会上，IBM和三星一同公布了一种新的竖直晶体管构架VTFET。

因为FinFET晶体管特性被明显的调整图片大小限定，VTFET则维持了较好的静电感应和寄生参数，在相同输出功率下VTFET晶体管给予了调整图片大小FinFET晶体管2倍的特性，而在等效电路工作频率下，VTFET可以节约85%的输出功率。

IBM称，这类新的晶体管结构可以使半导体元器件不断缩微、提高手机使用時间、减少数据加密开采等资源密集式步骤功能损耗，及其使物联网技术和边沿机械设备可以在更多种多样的环境中运行等。

▲IBM/三星的VTFET晶体管结构和FinFET晶体管结构比照（图片出处：IBM）

03tsmc首先提升高电阻器难点，英特尔制取方式兼容当今生产线

除开晶体管结构，新型材料是保持制程演变的另一主要因素。当今晶体管中电流量安全通道通常选用硅基原材料，可是硅基原材料的问题取决于持续缩微后会发生量子效应，无法适用更小的晶体管中。

对比硅基原材料，二维半导体材料与生俱来具备完成优秀制程的发展潜力。现阶段，较有象征性的二维半导体材料是衔接金属硫化物（TMD），如二硫化钨（WuS2）、二硫化钼（MoS2）等。

▲r-TMD塑料薄膜的结构（图片出处：Nature）

而二维半导体材料运用遭遇的最大的阻碍是其与众不同结构产生的高电阻器、低电流量艰难及其怎样兼容当今生产流程开展工业化大批量生产等问题。

2021年5月份，tsmc、台湾大学和麻省理工大学协同在Nature上发布了用半金属铋做为触碰电级的科学研究，在单面MOS2上保持了123微欧母米的触碰电阻和1135μA/μm的电流强度，完成了在电阻和电流强度上的提升。这使二维半导体材料规格有希望贴近量子科技極限，变成1nm制程的核心技术提升。

▲具备单面半导体材料（MoS2）的二维场效晶体管电路原理图（图片出处：Nature）

英特尔在二维半导体材料的探讨上也不甘人下，在现在的IEDM大会上，其公布了选用锑（Sb）和钌（Ru）作为NOMS和PMOS触碰电级的科学研究。凭着该科学研究，英特尔将晶体管安全通道从FinFET结构的15nm减少到了5nm。

英特尔还制做了四种TMD塑料薄膜，分别是MoS2、WS2、WSe2和MoSe2，以检测这种二维半导体材料的特性。最重要的是这四种二维半导体材料塑料薄膜全是在BEOL（后道工艺过程）自然环境中生长发育的，其生长溫度从300°C到1000°C，与当今的大规模生产方式兼容。

▲英特尔二维半导体材料塑料薄膜（来源于：IEEE）

04总结：优秀制程产生更优质成本费、合格率，将来市场竞争将更加猛烈

伴随着晶体管结构从FinFET到CFET，尽管不一样生产商的计划方案不一样，但总体而言晶体管结构愈来愈立体式，并开展3D堆叠以节约集成ic总面积；原材料则逐渐变成二维，以维持缩微。

可是如同英特尔卢东晖说得那般，工业化生产中最重要的问题并并不是是否有，反而是怎么让新技术应用较大水平兼容目前的生产线机器设备，完成合格率和费用的最优解。

相反，制程加工工艺的迭代也会产生成本费和合格率上的更新，因而虽然集成ic制程的演变的确愈来愈艰难，但大家针对更性能卓越、更成本低的追求完美始终不变。可以预料，在未来，优秀制程的市场竞争将更加猛烈。